3D Interconnect / Dünnwafer

Interconnect  für Telekommunikationsanwendungen

Die GIGAFab A200/300 Plasma System wird zum Fotolackentfernen und Descum-Technologie für 3D-IC, und Wafer Level Packaging (WLP), in Wafer-Bumping Produktionslinien eingesetzt. Mit steigenden Anforderungen in 3D-Technologien im Halbleiter-Packaging erweitert sich auch das Anwendungsspektrum der Anlagen. Mit den Erfahrungen die PVA TePla zum Entfernen von Oxidschichten auf Chip Anschlüssen  (Bond Pads) für Kupferdraht Bonden, oder Oberflächenreinigung und Aktivierung vor dem Vergießen und Underfill im Chip-Packaging gewonnen hat, ist PVA TePla eines der wenigen Unternehmen in der Welt, die typische Halbleiter-Packaging-Prozess Anforderungen mit Frontend Geräte-Design verbinden kann um für Wafer Prozesse, mit ihren hohen Anforderungen an Partikelzahl, Skalierbarkeit und einem starken Fokus auf Betriebskosten eine Lösung anzubieten.

Dünnwafer

Kupfer TSV, 3D-Interconnect, Telekommunikationsanwendungen, Dünnwafer, Verheilprozesse (BSR + CSH), erhöhte Bruchfestigkeit, Silizium ätzen, dünne Wafer

Am Anfang aller Herausforderungen in 3D-Packaging, 2.5D und 3D-Technologie steht das Stapeln von dünnen Chips / Wafern, um dadurch die Vorteile aus verringertem Formfaktor, höhere Bandbreite, Dichte, sowie Leistung, für zum Beispiel mobile Telekommunikationsgeräte, zu gewinnen. Um die Ausbeute und Zuverlässigkeit für ultradünne Wafer (UTW) zu verbessern, haben sich auf der 12"-fähigen GIGAFab Asyntis® von PVA TePla mit Plasmaprozessen für die Oberflächenverheilung der Rückseiten (BSR) und Chipseitenkanten (CSH) als erfolgreich erwiesen.

 

Konventionelle Waferdünn- und Polierprozesse hinterlassen Prozessspuren (Kerben, Ausbrüche, Mikrorisse) auf der Waferrückseite und den Chipkanten. Diese Spuren verursachen eine erhebliche Verminderung der Bruchfestigkeit, die wiederum die Prozessausbeute bei der Handhabung negativ beeinflußt. Durch entfernen von 2-3 µm der Oberflächenschädigung wird eine signifikante Verbesserung der Festigkeit erreicht.